Chapter 06

픽셀 회로와 리드아웃

포토다이오드에 모인 전자는 아직 '숫자'가 아니다. 이 장에서는 전하를 전압으로 바꾸고, 노이즈를 지우고, 디지털 코드로 변환해 칩 밖으로 내보내는 과정 전체 — 리드아웃 체인(readout chain) — 을 회로 수준에서 따라간다.

CCD와 CMOS 센서의 신호 읽기 방식 차이와 CMOS가 시장을 차지한 이유를 설명할 수 있다.
4T APS(핀드 포토다이오드, TG, FD, RST, SF, SEL)의 동작 순서를 전위 우물 그림과 타이밍도로 설명할 수 있다.
변환 이득 $CG = q/C_{FD}$를 계산하고, 그것이 노이즈와 풀웰에 어떤 영향을 주는지 안다.
상관 이중 샘플링(CDS)이 kTC 리셋 노이즈와 오프셋을 제거하는 원리를 이해한다.
싱글 슬로프 컬럼 ADC의 동작과 변환 시간 $2^N/f_{clk}$, 프레임 레이트·데이터 레이트를 계산할 수 있다.

전하에서 숫자까지: 리드아웃 체인

이미지 센서의 한 픽셀이 하는 일은 결국 세 단계로 요약된다. ① 빛을 받아 전자를 모은다(광전 변환·적분). ② 모인 전하량 $Q$를 전압 $V$로 바꾼다(전하–전압 변환, charge-to-voltage conversion). ③ 그 전압을 디지털 숫자로 바꾼다(A/D 변환). ①은 2장과 3장에서 다뤘다. 이 장은 ②와 ③, 그리고 그 사이에서 노이즈를 지우는 기술을 다룬다.

그림 6-1. 리드아웃 체인. 픽셀 안에서는 전하를 전압으로 바꾸고 버퍼링만 하며, 노이즈 제거(CDS)와 A/D 변환은 픽셀 어레이 아래의 컬럼 회로가 담당한다.

각 단계의 '환산 계수'를 알면 센서 전체를 숫자로 다룰 수 있다. 예를 들어 변환 이득이 $100\ \mu V/e^-$이고 ADC의 1 LSB가 $250\ \mu V$라면, ADC 출력 1 DN은 전자 2.5개에 해당한다. 이 '전자/DN' 계수 $K$는 7장의 광자 전달 곡선(PTC)에서 실측하는 핵심 파라미터다.

CCD vs CMOS: 버킷 릴레이와 픽셀별 증폭

CCD(Charge-Coupled Device)는 1969년 벨 연구소의 보일(W. Boyle)과 스미스(G. Smith)가 발명했다(2009년 노벨 물리학상). CCD는 각 픽셀의 전하를 전하 그대로 이웃 픽셀로 차례차례 넘겨 칩 한쪽 구석의 출력 앰프까지 운반한다. 흔히 버킷 릴레이(bucket brigade)로 비유한다. 비가 온 뒤 밭에 놓인 양동이들을 줄지어 옆으로 옮겨 붓고, 끝에서 저울 하나로 하나씩 무게를 재는 것과 같다.

반면 CMOS 이미지 센서(CIS, CMOS Image Sensor)는 1990년대 NASA JPL의 포섬(E. Fossum) 그룹이 실용화한 능동 픽셀 센서(APS, Active Pixel Sensor)에 기반한다. 픽셀마다 작은 증폭기(소스 팔로워)가 있어서 전하를 그 자리에서 전압으로 바꾸고, 행 단위로 선택해 컬럼 배선을 통해 읽는다. 양동이마다 저울이 달려 있고, 한 줄씩 저울 눈금을 읽어 가는 방식이다.

그림 6-2(a) CCD. 전하 묶음 자체를 게이트 전압으로 한 칸씩 밀어 옮긴다. 수천 번 옮겨도 잃어버리는 전하가 극히 적어야 한다(전송 효율 CTE > 0.99999).

그림 6-2(b) CMOS APS. 파란 사각형은 포토다이오드, 삼각형은 픽셀 내부 증폭기(SF). 행 선택선(점선)으로 한 행을 켜면 그 행의 모든 픽셀이 동시에 컬럼 라인을 구동하고, 열마다 있는 ADC가 병렬로 변환한다.

CCD는 전하 전송 과정에 노이즈가 거의 없고 픽셀 전체가 균일하게 하나의 앰프를 거치므로 오랫동안 화질에서 앞섰다. 그러나 전하를 멀리 옮기려면 고전압(10 V 이상)의 다상 클록이 필요하고 소비 전력이 크며, 출력 앰프 하나가 모든 픽셀을 순서대로 처리해야 하니 속도가 느리다. 무엇보다 일반 CMOS 로직 공정과 섞을 수 없어 ADC, 타이밍 회로를 별도 칩으로 만들어야 했다.

CMOS 센서는 초기에 노이즈와 고정 패턴 노이즈(FPN)가 컸지만, 핀드 포토다이오드와 4T 픽셀, 상관 이중 샘플링(CDS), 컬럼 병렬 ADC가 차례로 도입되면서 2000년대 중반 화질이 CCD를 따라잡았다. 이후 BSI(2009년 무렵 양산), 적층형(stacked, 2012년 무렵) 구조가 더해지며 스마트폰·차량·산업용을 거의 모두 CMOS가 차지했다.

항목	CCD	CMOS APS
전하→전압 변환 위치	칩 출력단 앰프 1~수 개	각 픽셀(FD + SF)
읽기 방식	직렬 전하 전송	행 선택 + 컬럼 병렬
구동 전압·전력	높음(다상 클록 10~15 V)	낮음(1.8~3.3 V 이하)
속도	출력 앰프 대역폭에 제한	컬럼 병렬 → 고속
온칩 통합	어려움(별도 AFE/ADC)	ADC·타이밍·ISP 통합(SoC)
고유 약점	스미어(smear), 블루밍	픽셀·컬럼 간 편차(FPN), 롤링 셔터

3T APS에서 4T APS로

가장 단순한 능동 픽셀은 트랜지스터 3개로 된 3T APS다. 포토다이오드(PD)의 캐소드가 곧 감지 노드(sense node)이고, 여기에 리셋 트랜지스터(RST), 소스 팔로워(SF), 행 선택 트랜지스터(SEL)가 붙는다.

그림 6-3(a) 3T APS. PD 자체가 감지 노드다. 리셋 후 빛이 들어오면 노드 전압이 서서히 떨어지고, 그 전압을 SF가 컬럼으로 전달한다.

그림 6-3(b) 4T 픽셀 단면. n형 저장층 위를 얇은 p⁺ 층이 덮어 전위를 고정(pin)한다. 전하는 전송 게이트(TG) 아래를 지나 플로팅 디퓨전(FD)으로 옮겨진다.

3T 구조에는 치명적인 약점이 셋 있다.

리셋 노이즈를 지울 수 없다. 리셋 트랜지스터를 끄는 순간 감지 노드에 $\sqrt{kT/C}$ 크기의 무작위 전압이 '얼어붙는다'(kTC 노이즈, 7절). 3T에서는 리셋 → 적분 → 신호 읽기 → 다음 리셋 순서이므로, 신호와 같은 리셋 사건의 기준값을 얻을 수 없다.
암전류가 크다. PD의 공핍층이 실리콘–산화막 계면(표면)에 닿아 있어 계면 결함이 전자를 끊임없이 생성한다.
감도와 용량이 충돌한다. PD가 곧 감지 노드이므로 PD를 키워 풀웰을 늘리면 커패시턴스가 커져 변환 이득(µV/e⁻)이 떨어진다.

4T APS는 이 세 문제를 한 번에 푼다. 전하를 모으는 곳(핀드 포토다이오드, PPD: Pinned Photodiode)과 전압으로 바꾸는 곳(플로팅 디퓨전, FD: Floating Diffusion)을 전송 게이트(TG, Transfer Gate)로 분리한 것이다.

PPD: p⁺/n/p 구조. 표면 p⁺ 층이 계면을 전하로부터 격리해 암전류를 1/10 이하로 줄인다. n 영역이 완전 공핍되면 전위가 핀 전압 $V_{pin}$으로 고정되므로, 전하를 남김없이 FD로 옮길 수 있다(완전 전송, 잔상(lag) 없음). PD 쪽에는 리셋 노이즈가 생기지 않는다.
TG: PPD와 FD 사이의 '수문'. 꺼져 있으면 전위 장벽, 켜면 전하가 흘러간다.
FD: 작은 n⁺ 확산 노드. 커패시턴스 $C_{FD}$가 1~2 fF 정도로 작아 전자 하나당 큰 전압 변화를 만든다.
RST, SF, SEL: 3T와 같다. RST는 FD를 리셋 전압으로 되돌리고, SF는 FD 전압을 컬럼으로 버퍼링하며, SEL은 행을 선택한다.

핵심 아이디어: 순서를 바꾼다

4T에서는 FD를 먼저 리셋하고 그 리셋 레벨을 먼저 읽은 다음 전하를 옮겨 신호 레벨을 읽는다. 두 값이 같은 리셋 사건을 공유하므로 빼면 kTC 노이즈가 사라진다. 이것이 진정한(true) CDS다.

4T 픽셀 동작: 전위 우물과 타이밍

반도체 소자에서 전자의 움직임은 전위 우물(potential well) 그림으로 보면 직관적이다. 아래 시뮬레이터의 오른쪽 그림은 아래로 갈수록 전위가 높다(= 전자의 에너지가 낮다). 전자는 물처럼 낮은 곳, 즉 전위가 높은 곳으로 흘러간다. 전위의 깊이 순서는 $V_{pin} \lt V_{TG,on} \lt V_{FD} \lt V_{DD}$로 설계되어, TG를 켜면 전자가 PPD에서 FD로 '쏟아지고', RST를 켜면 FD의 전자가 V_DD 드레인으로 빠져나간다.

한 프레임 동안 한 픽셀은 다음 순서로 동작한다. 단계 버튼으로 하나씩 넘기거나, 아래 타이밍도를 드래그해 시간을 직접 움직여 보자.

SIMULATOR

4T 픽셀 동작 — 회로 · 전위 우물 · 타이밍

회로도

전위 우물 (아래 = 전위 ↑)

타이밍도 (드래그해서 시간 이동)

—

단계 이동

재생 속도

빛 세기 FD 커패시턴스 C_FD

PPD 전하—

FD 전압 V_FD—

리셋 레벨 (SHR)—

신호 레벨 (SHS)—

ΔV = SHR − SHS—

ΔV·C/q (복원 전자 수)—

해볼 것: ① 빛 세기를 올려 PPD가 풀웰(6000 e⁻)을 넘기면 어떻게 되는지 보자. ② C_FD를 줄이면 같은 전자 수에서 ΔV가 커진다(변환 이득 ↑). ③ ③단계의 리셋 레벨에는 매 프레임 다른 kTC 노이즈(수백 µV)가 섞이지만, ⑥단계의 차이 ΔV에는 남지 않는다. 전자 점 하나 = 100 e⁻.

단계	제어 신호	무슨 일이 일어나나
① 리셋	RST, TG = H	FD와 PPD를 모두 비운다. PPD는 완전 공핍되어 $V_{pin}$이 되고, 노출(적분)이 시작된다.
② 적분	모두 L	광자가 PPD에 전자를 만든다. TG 장벽이 전자를 가둔다. 노출 시간 $t_{int}$ 동안 계속.
③ 리셋 레벨 샘플	SEL = H, RST 펄스 → SHR	읽기 직전 FD를 다시 리셋. RST가 꺼지는 순간 kTC 노이즈가 얼어붙은 값 $V_{rst}$을 컬럼 커패시터에 저장.
④ 전하 전송	TG 펄스	PPD의 전자가 모두 FD로 이동. $V_{FD}$가 $\Delta V = Q/C_{FD}$만큼 떨어진다.
⑤ 신호 레벨 샘플	SHS	$V_{sig} = V_{rst} - \Delta V$를 두 번째 커패시터에 저장.
⑥ 차이	—	$V_{rst} - V_{sig} = \Delta V$. kTC 노이즈·SF 오프셋이 상쇄된 순수 신호.

실제 센서에서 ①과 ② 사이(적분)는 수 µs~수백 ms로 가장 길고, ③~⑤는 한 행을 읽는 라인 시간(line time)인 수 µs 안에 끝난다. 시뮬레이터는 보기 쉽게 시간 비율을 줄였다. 한 행이 ③~⑤를 하는 동안 다른 행들은 적분 중이므로, 행마다 노출 시작 시각이 조금씩 어긋난다 — 이것이 8장의 롤링 셔터다.

블루밍과 안티블루밍

PPD가 가득 차면 넘친 전자가 이웃 픽셀로 번지는 블루밍이 생길 수 있다. 4T 픽셀은 TG의 꺼짐 전위를 살짝 낮게 설계해 넘치는 전하가 이웃이 아닌 FD → RST 드레인으로 빠지게 한다(안티블루밍 경로). 시뮬레이터에서 빛을 100%로 올리면 PPD가 풀웰에서 멈추는(클리핑) 것을 볼 수 있다.

변환 이득과 소스 팔로워

FD에 전자 $n$개가 옮겨지면 FD 전압은 $\Delta V = nq/C_{FD}$만큼 변한다. 전자 1개당 전압 변화를 변환 이득(CG, Conversion Gain)이라 한다.

$$ CG = \frac{q}{C_{FD}} \qquad \left[\mu V/e^-\right], \qquad \Delta V_{FD} = n \cdot CG $$

$q = 1.602\times10^{-19}\ \text{C}$. $C_{FD}$는 FD 접합 용량 + TG·RST 게이트 겹침 용량 + SF 게이트 용량 + 배선 기생 용량의 합이다.

예제. $C_{FD} = 1.6\ \text{fF}$이면 $CG = 1.602\times10^{-19}/1.6\times10^{-15} = 100\ \mu V/e^-$. 풀웰 6000 e⁻을 옮기면 $\Delta V = 0.6\ \text{V}$. 전원이 2.8 V인 픽셀에서 FD가 쓸 수 있는 전압 범위(대략 1 V 이하)에 잘 맞는다. 만약 $C_{FD}$를 0.8 fF로 반으로 줄이면 CG는 200 µV/e⁻로 두 배가 되지만, 같은 0.6 V 범위에 3000 e⁻밖에 담지 못한다. CG는 저조도 감도, 풀웰은 고조도 여유 — 둘은 트레이드오프다. 이를 동시에 얻기 위해 FD에 커패시터를 스위치로 붙였다 뗐다 하는 이중 변환 이득(DCG, 8장)이 쓰인다.

소스 팔로워: 픽셀의 버퍼

FD는 매우 작은 커패시터라 긴 컬럼 라인(수 pF)을 직접 구동할 수 없다. 그래서 FD를 SF 트랜지스터의 게이트에 연결하고, 컬럼 하단의 전류원 $I_{bias}$를 부하로 쓰는 소스 팔로워(source follower, 공통 드레인 증폭기)로 버퍼링한다. 출력은 입력을 대략 한 문턱 전압 아래에서 따라간다.

$$ V_{col} \approx A_{SF}\,(V_{FD} - V_{th}), \qquad A_{SF} = \frac{g_m}{g_m + g_{mb} + g_{ds}} \approx 0.8\text{–}0.9 $$

$A_{SF}$는 바디 효과($g_{mb}$) 때문에 1보다 약간 작다. 컬럼에서 본 변환 이득은 $CG_{col} = A_{SF}\cdot q/C_{FD}$.

SF는 전압 이득이 1 미만이지만 전류 이득이 커서 FD를 거의 건드리지 않고 컬럼을 구동한다. 대신 SF 채널의 열잡음과 1/f·RTS 노이즈가 이후 모든 신호에 섞이는 첫 관문이 된다. 7장에서 보듯 현대 센서의 읽기 노이즈(1~2 e⁻)는 대부분 SF에서 온다. 컬럼 회로의 전압 노이즈 $v_n$을 전자로 환산한 입력 환산 노이즈는 $\sigma_e = v_n / CG_{col}$이므로, CG가 클수록 뒤쪽 회로의 노이즈가 작게 보인다.

SIMULATOR

변환 이득 계산기

C_FD 풀웰 (PPD) SF 이득 A_SF 컬럼 회로 노이즈 v_n

CG (FD)—

CG (컬럼)—

풀웰 시 ΔV_FD—

입력 환산 노이즈—

kTC (300 K, CDS 전)—

해볼 것: C_FD를 0.8 fF 아래로 내리면 입력 환산 노이즈가 1 e⁻ 가까이 떨어지지만, 풀웰 ΔV가 1 V를 넘어 FD 전압 범위를 벗어난다(빨간 경고). 고감도와 고용량이 왜 충돌하는지 확인하자.

공유 픽셀: 1.75T의 비밀

픽셀이 1 µm 안팎으로 작아지면 트랜지스터 4개와 배선이 차지하는 면적이 포토다이오드를 잠식해 필 팩터(fill factor)와 풀웰이 줄어든다. 해결책은 공유 픽셀(shared pixel)이다. 인접한 여러 PPD가 각자의 TG만 가지고, FD·RST·SF·SEL은 함께 쓴다. TG를 하나씩 순서대로 켜서 한 번에 한 PD의 전하만 FD로 옮기면 된다.

그림 6-4. 2×2(4-공유) 픽셀. 네 PPD가 가운데 FD 하나를 공유한다. 베이어 배열에서는 한 공유 단위 안에 서로 다른 색이 들어가므로 TG1→TG4를 차례로 켜며 읽는다.

구조	공유 PD 수	트랜지스터 수	픽셀당
4T (비공유)	1	TG+RST+SF+SEL = 4	4
2-공유 (1×2)	2	2 TG + 3 = 5	2.5
4-공유 (2×2)	4	4 TG + 3 = 7	1.75
4-공유, SEL 제거	4	4 TG + 2 = 6	1.5
8-공유 (2×4)	8	8 TG + 3 = 11	1.375

공유에는 대가도 있다. FD에 TG가 여러 개 붙으니 $C_{FD}$가 커져 CG가 약간 떨어지고, 공유 단위 내의 위치마다 레이아웃이 달라 짝수/홀수 행·열 사이에 작은 비대칭이 생긴다. 반면 쿼드 베이어(4장)처럼 같은 색 4개가 FD를 공유하면 TG 네 개를 동시에 켜 FD에서 전하를 합치는 전하 비닝(charge binning)이 가능해진다. 이 경우 읽기 노이즈는 한 번만 더해지므로 저조도 SNR이 크게 좋아진다(7장).

상관 이중 샘플링(CDS)

리셋 트랜지스터가 켜져 있을 때 FD는 채널 저항 $R$을 통해 전원에 연결된 RC 회로다. 저항의 열잡음($4kTR$ V²/Hz)이 대역폭 $1/(4RC)$의 RC 필터를 거치면 커패시터 전압의 분산은 $R$과 무관하게

$$ \overline{v_n^2} = \int_0^\infty \frac{4kTR}{1 + (2\pi f R C)^2}\,df = \frac{kT}{C}, \qquad \sigma_{Q} = \sqrt{kTC}, \qquad \sigma_e = \frac{\sqrt{kTC}}{q} $$

$k = 1.38\times10^{-23}\ \text{J/K}$, $T$ 절대온도. RST를 끄는 순간의 전압이 무작위로 '샘플'되어 FD에 남는다 — kTC 노이즈(리셋 노이즈).

예제. $C_{FD}=1.6\ \text{fF}$, 300 K: $\sqrt{kT/C} = \sqrt{4.14\times10^{-21}/1.6\times10^{-15}} \approx 1.6\ \text{mV}$. 전자로 환산하면 $1.6\ \text{mV} / 100\ \mu V/e^- \approx 16\ e^-$. 읽기 노이즈 목표가 1~2 e⁻인 센서에서 16 e⁻은 엄청난 값이다. 게다가 픽셀마다 SF의 문턱 전압 $V_{th}$가 수 mV씩 다르다(고정 오프셋 → FPN).

4T 픽셀에서는 두 샘플이 같은 리셋 사건을 공유한다.

$$ V_{SHR} = V_{RST} + v_{kTC} + V_{off}, \qquad V_{SHS} = V_{RST} + v_{kTC} + V_{off} - \Delta V $$ $$ V_{SHR} - V_{SHS} = \Delta V \quad \quad \text{(kTC와 오프셋 상쇄)} $$

남는 것은 두 번 샘플할 때의 백색 노이즈($\sqrt{2}\sigma_w$)와, 두 샘플 사이 간격보다 느린 성분이 제거되고 남은 1/f 노이즈다. CDS는 저주파 노이즈에 대해 $|H(f)| = 2|\sin(\pi f \Delta t)|$인 고역 통과 필터로 동작한다.

3T 픽셀도 신호와 리셋을 두 번 읽어 빼기는 하지만 두 리셋 레벨이 서로 다른 리셋 사건이다. 이를 DDS(Double Delta Sampling, 비상관 이중 샘플링)라 하며, 오프셋은 지워지지만 kTC 노이즈는 오히려 $\sqrt{2}$배가 된다. 아래 시뮬레이터에서 두 방식을 비교해 보자.

SIMULATOR

CDS가 kTC 노이즈를 지우는 과정

샘플링 방식

C_FD 온도 픽셀 오프셋 편차 σ 신호

리셋 레벨 SHR신호 레벨 SHS분포: 단일 샘플분포: CDS

이론 kTC—

단일 샘플 σ—

CDS 후 σ—

샘플 수—

위: 최근 프레임들의 리셋 레벨(주황)과 신호 레벨(파랑). 두 점이 함께 오르내리는 것이 '상관'이다. 아래: 신호 추정값 분포 — 보라(신호 레벨만 사용, 기준 전압을 안다고 가정) vs 파랑(CDS 차이). 샘플마다 1 e⁻ rms의 백색 노이즈를 넣었고 광자 샷 노이즈는 껐다. 3T로 바꾸면 CDS 분포가 오히려 √2배 넓어진다.

아날로그 CDS vs 디지털 CDS

전통적 방식은 컬럼마다 두 개의 샘플–홀드 커패시터(SHR, SHS)에 전압을 저장하고 차동 증폭기로 뺀다. 최신 센서는 리셋 레벨과 신호 레벨을 각각 ADC로 변환한 뒤 디지털로 뺀다(digital CDS). 싱글 슬로프 ADC에서는 카운터를 리셋 변환 때 아래로(down), 신호 변환 때 위로(up) 세는 것만으로 뺄셈이 자동으로 된다. 컬럼 비교기의 오프셋까지 함께 지워진다.

컬럼 병렬 ADC

한 행을 선택하면 수천 개 컬럼에 동시에 아날로그 전압이 나온다. 이를 빠르게 디지털화하는 가장 보편적인 방법은 컬럼마다 ADC를 하나씩 두는 컬럼 병렬 ADC(column-parallel ADC)다. 컬럼 폭(픽셀 피치 1 µm 안팎, 또는 2열에 1개) 안에 들어가야 하므로 회로가 단순해야 한다. 그래서 가장 많이 쓰이는 것이 싱글 슬로프 ADC(single-slope, ramp ADC)다.

그림 6-5. 싱글 슬로프 컬럼 ADC. 램프 생성기와 카운터 클록은 모든 컬럼이 공유하고, 컬럼마다 비교기와 카운터(또는 공용 그레이 코드 카운터 + 래치)만 둔다.

동작은 간단하다. 변환이 시작되면 공용 램프 전압이 0에서 일정한 기울기로 올라가고 동시에 카운터가 클록을 센다. 램프가 컬럼 전압 $V_{in}$을 넘는 순간 비교기 출력이 뒤집히고, 그때의 카운터 값이 래치된다. 코드는 $V_{in}$에 비례한다.

$$ D = \left\lfloor \frac{V_{in}}{V_{LSB}} \right\rfloor, \quad V_{LSB} = \frac{V_{FS}}{2^N}, \qquad t_{conv} = \frac{2^N}{f_{clk}} $$

$V_{FS}$: 풀스케일(램프 높이), $N$: 비트 수. 양자화 노이즈 $\sigma_q = V_{LSB}/\sqrt{12}$.

예제. 12비트, $f_{clk} = 1\ \text{GHz}$이면 $t_{conv} = 4096\ \text{ns} \approx 4.1\ \mu s$. 디지털 CDS로 리셋(보통 7~8비트 범위면 충분)과 신호를 모두 변환하면 한 행에 5 µs 이상이 걸린다. 3000행이면 15 ms → 약 65 fps가 상한이다. 비트 하나를 늘릴 때마다 변환 시간이 두 배가 되는 것이 싱글 슬로프의 약점이다.

SIMULATOR

싱글 슬로프 ADC — 램프 · 비교기 · 카운터

입력 전압 V_in

비트 수 N

카운터 클록 f_clk

카운터 (코드)—

1 LSB—

양자화 오차—

변환 시간 2^N/f—

—
풀스케일 1 V. 6~8비트에서는 램프의 계단과 양자화 오차가 보인다. 비트 수를 올릴 때 변환 시간이 어떻게 늘어나는지 확인하자(애니메이션 속도는 보기 좋게 정규화했다).

다른 컬럼 ADC 방식

방식	원리	변환 사이클	특징
싱글 슬로프	램프 vs 입력 비교, 카운트	$2^N$	면적·전력 최소, 선형성·컬럼 균일성 우수, 느림
SAR (축차 비교)	커패시터 DAC로 이진 탐색	$N$	빠름·저전력, 커패시터 어레이 면적·정합이 부담 → 적층 센서 하부 칩에 적합
시그마–델타(ΔΣ)	오버샘플링 + 노이즈 셰이핑	$OSR$ 배	고해상도·저노이즈, 디지털 필터 필요 → 과학용·저속 고정밀
사이클릭/파이프라인	단계별 잔차 증폭	$\sim N$	고속, 증폭기 정합·전력 필요

최근 고속 센서는 '2단 싱글 슬로프'(coarse + fine), 여러 컬럼 ADC를 행마다 번갈아 쓰는 구조, 적층 센서의 하부 로직 웨이퍼에 SAR ADC를 넣는 구조 등으로 속도 한계를 넘는다.

칩 아키텍처와 프레임 레이트

지금까지의 부품을 한 칩 위에 배치하면 아래와 같다. 픽셀 어레이가 면적 대부분을 차지하고, 왼쪽(또는 양쪽)에 행 드라이버, 아래(또는 위아래)에 컬럼 ADC, 주변에 타이밍·아날로그 바이어스·디지털 로직과 고속 직렬 인터페이스가 있다. 적층(stacked) 센서에서는 픽셀 어레이만 위 웨이퍼에, 나머지 회로는 아래 로직 웨이퍼에 두고 Cu–Cu 본딩이나 TSV로 연결한다(10장).

그림 6-6. CMOS 이미지 센서의 전형적인 칩 구성. 타이밍 제너레이터가 행 드라이버에 RST·TG·SEL 펄스를, 컬럼 ADC에 램프·클록을 공급한다. 결과 데이터는 MIPI CSI-2 직렬 링크로 애플리케이션 프로세서(AP)의 ISP로 보내진다.

롤링 셔터 센서의 프레임 시간은 행 수와 라인 시간으로 정해진다. 수직 블랭킹(VBLANK) 행을 포함한 총 행 수를 $H_{tot}$, 한 행을 처리하는 시간을 $t_{line}$이라 하면

$$ f_{frame} = \frac{1}{H_{tot}\cdot t_{line}}, \qquad R_{data} = W \times H \times N_{bit} \times f_{frame} $$

$t_{line}$은 ADC 변환 시간(디지털 CDS면 리셋+신호) + 컬럼 정착 시간 등으로 하한이 정해진다. MIPI D-PHY는 레인당 1.5~4.5 Gbps, 보통 2~4레인.

예제. 12 MP(4000×3000), 10비트, 30 fps: $4000\times3000\times10\times30 = 3.6\ \text{Gbps}$. 2.5 Gbps/레인 D-PHY라면 프로토콜 오버헤드를 생각해 2레인(유효 ≈ 4.2 Gbps)으로 빠듯하다. 같은 센서로 60 fps 12비트를 하려면 8.6 Gbps, 즉 4레인이 필요하고 라인 시간은 $1/(60\times3040) \approx 5.5\ \mu s$ 이하가 되어야 한다.

SIMULATOR

프레임 레이트 · 데이터 레이트 계산기

가로 픽셀 W 세로 행 H 라인 시간 t_line

비트 수

MIPI 레인 수

레인 속도

프레임 레이트—

프레임 시간—

필요 데이터 레이트—

MIPI 유효 용량—

총 행 수 = H + 수직 블랭킹 40행, MIPI 유효 용량 = 레인 수 × 레인 속도 × 0.8(프로토콜·블랭킹 오버헤드 가정). 막대가 빨간색이면 링크가 병목이다 — 라인 시간을 늘리거나(fps↓), 비트 수를 줄이거나, 레인을 늘려야 한다.

핵심 정리

CCD는 전하를 직렬로 운반해 칩 끝의 앰프 하나로 읽고, CMOS APS는 픽셀마다 SF로 증폭해 행 선택·컬럼 병렬로 읽는다. 저전력·고속·온칩 통합 덕분에 CMOS가 주류가 되었다.
4T APS는 PPD(저장)와 FD(변환)를 TG로 분리한다. PPD는 완전 공핍·완전 전송으로 암전류·잔상·PD 리셋 노이즈를 없앤다.
읽기 순서: FD 리셋 → 리셋 레벨 샘플(SHR) → TG 전송 → 신호 레벨 샘플(SHS) → 차이. 이 순서 덕분에 진정한 CDS가 가능하다.
변환 이득 $CG = q/C_{FD}$ (1.6 fF → 100 µV/e⁻). CG가 크면 뒤단 노이즈가 작게 보이지만, 같은 전압 범위에 담을 수 있는 전자 수(풀웰)가 줄어든다.
kTC 노이즈는 $\sqrt{kT/C}$ (1.6 fF에서 약 1.6 mV ≈ 16 e⁻). CDS는 같은 리셋 사건의 두 샘플을 빼서 kTC와 픽셀 오프셋을 제거한다.
공유 픽셀(2×2 → 1.75T)은 트랜지스터 면적을 줄여 작은 픽셀의 풀웰·필 팩터를 지키고, 전하 비닝을 가능하게 한다.
싱글 슬로프 컬럼 ADC는 단순하고 균일하지만 변환에 $2^N$ 클록이 필요하다(12b @ 1 GHz ≈ 4.1 µs). 프레임 레이트 = 1/(총 행 수 × 라인 시간), 데이터 레이트 = W×H×비트×fps는 MIPI 레인 용량 안에 들어가야 한다.

확인 퀴즈

1. 4T 픽셀의 CDS가 kTC 리셋 노이즈를 제거할 수 있는 가장 근본적인 이유는?

FD를 리셋한 뒤 리셋 레벨을 먼저 읽고, 그 다음에 전하를 옮겨 신호 레벨을 읽는다. 두 샘플 모두에 똑같이 '얼어붙은' kTC 전압이 들어 있으므로 빼면 사라진다. 3T 픽셀은 신호와 리셋이 서로 다른 리셋 사건이라 불가능하다. kTC 노이즈 크기 자체는 저항과 무관하다.

2. C_FD = 2 fF인 픽셀의 변환 이득은 약 얼마인가?

$CG = q/C = 1.602\times10^{-19} / 2\times10^{-15} \approx 8.0\times10^{-5}\ \text{V} = 80\ \mu V/e^-$.

3. 12비트 싱글 슬로프 ADC의 카운터 클록이 1 GHz일 때, 한 번 변환하는 데 걸리는 최대 시간은?

$t = 2^{12}/f_{clk} = 4096 \times 1\ \text{ns} = 4.096\ \mu s$. 같은 12비트를 SAR로 하면 12 사이클이면 된다.

4. 2×2 공유 픽셀(4개 PD가 FD·RST·SF·SEL 공유)의 픽셀당 트랜지스터 수는?

TG 4개 + RST·SF·SEL 3개 = 7개를 4픽셀이 나누므로 1.75T. SEL까지 없애면 1.5T.

5. 4000×3000, 12비트, 30 fps 출력에 필요한 데이터 레이트는?

$4000 \times 3000 \times 12 \times 30 = 4.32\times10^9$ bit/s. 2.5 Gbps D-PHY라면 오버헤드를 고려해 최소 3레인 이상, 실제로는 4레인이 필요하다.

단계	제어 신호	무슨 일이 일어나나
① 리셋	RST, TG = H	FD와 PPD를 모두 비운다. PPD는 완전 공핍되어 \(V_{pin}\)이 되고, 노출(적분)이 시작된다.
② 적분	모두 L	광자가 PPD에 전자를 만든다. TG 장벽이 전자를 가둔다. 노출 시간 \(t_{int}\) 동안 계속.
③ 리셋 레벨 샘플	SEL = H, RST 펄스 → SHR	읽기 직전 FD를 다시 리셋. RST가 꺼지는 순간 kTC 노이즈가 얼어붙은 값 \(V_{rst}\)을 컬럼 커패시터에 저장.
④ 전하 전송	TG 펄스	PPD의 전자가 모두 FD로 이동. \(V_{FD}\)가 \(\Delta V = Q/C_{FD}\)만큼 떨어진다.
⑤ 신호 레벨 샘플	SHS	\(V_{sig} = V_{rst} - \Delta V\)를 두 번째 커패시터에 저장.
⑥ 차이	—	\(V_{rst} - V_{sig} = \Delta V\). kTC 노이즈·SF 오프셋이 상쇄된 순수 신호.

방식	원리	변환 사이클	특징
싱글 슬로프	램프 vs 입력 비교, 카운트	\(2^N\)	면적·전력 최소, 선형성·컬럼 균일성 우수, 느림
SAR (축차 비교)	커패시터 DAC로 이진 탐색	\(N\)	빠름·저전력, 커패시터 어레이 면적·정합이 부담 → 적층 센서 하부 칩에 적합
시그마–델타(ΔΣ)	오버샘플링 + 노이즈 셰이핑	\(OSR\) 배	고해상도·저노이즈, 디지털 필터 필요 → 과학용·저속 고정밀
사이클릭/파이프라인	단계별 잔차 증폭	\(\sim N\)	고속, 증폭기 정합·전력 필요